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FPGA芯片构造

2018-9-11 18:51| 来源:电工进修网| 检查: 5294| 评论: 0

摘要:   今朝主流的FPGA还是基于查找表技巧的,曾经远远超出了先前版本的基本性能,并且整合了经常使用功能(如RAM、时钟管理和DSP)的硬核(ASIC型)模块。如图1所示(注:图1只是一个表示图,实际上每个系列的FPGA都有其照应 ...
  今朝主流的FPGA还是基于查找表技巧的,曾经远远超出了先前版本的基本性能,并且整合了经常使用功能(如RAM、时钟管理和DSP)的硬核(ASIC型)模块。如图1所示(注:图1只是一个表示图,实际上每个系列的FPGA都有其照应的外部构造),FPGA芯片重要由6部分完成,分别为:可编程输入输入单位、根本可编程逻辑单位、完全的时钟管理、嵌入块式RAM、丰富的布线资本、内嵌的底层功能单位和内嵌公用硬件模块。


图1 FPGA芯片的外部构造
  每个模块的功能以下:
  1. 可编程输入输入单位(IOB)
  可编程输入/输入单位简称I/O单位,是芯片与外界电路的接口部分,完成不合电气特点下对输入/输入旌旗灯号的驱动与婚配请求,其表示构造如图2所示。FPGA内的I/O按组分类,每组都可以或许自力地支撑不合的I/O标准。经过过程软件的灵活设备,可适配不合的电气标准与I/O物理特点,可以调剂驱动电流的大年夜小,可以改变上、下拉电阻。今朝,I/O口的频率也愈来愈高,一些高真个FPGA经过过程DDR存放器技巧可以支撑高达2Gbps的数据速度。


图2 典范的IOB外部构造表示图
  外部输入旌旗灯号可以经过过程IOB模块的存储单位输入到FPGA的外部,也能够直接输入FPGA 外部。当外部输入旌旗灯号经过IOB模块的存储单位输入到FPGA外部时,其保持时间(Hold Time)的请求可以降低,平日默许为0。
  为了便于管理和适应多种电器标准,FPGA的IOB被划分为若干个组(bank),每个bank的接口标准由其接口电压VCCO决定,一个bank只能有一种VCCO,但不合bank的VCCO可以不合。只要雷同电气标准的端口才能连接在一路,VCCO电压雷同是接口标准的根本条件。
  2. 可设备逻辑块(CLB)
  CLB是FPGA内的根本逻辑单位。CLB的实际数量和特点会依器件的不合而不合,然则每个CLB都包含一个可设备开关矩阵,此矩阵由4或6个输入、一些选型电路(多路复用器等)和触发器构成。 开关矩阵是高度灵活的,可以对其停止设备以便处理组合逻辑、移位存放器或RAM。在Xilinx公司的FPGA器件中,CLB由多个(普通为4个或2个)雷同的Slice和附加逻辑构成,如图1-3所示。每个CLB模块不只可以用于完成组合逻辑、时序逻辑,还可以设备为分布式RAM和分布式ROM。


图3 典范的CLB构造表示图
  Slice是Xilinx公司定义的根本逻辑单位,其外部构造如图4所示,一个Slice由两个4输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器构成。算术逻辑包含一个异或门(XORG)和一个公用与门(MULTAND),一个异或门可使一个Slice完成2bit全加操作,公用与门用于进步乘法器的效力;进位逻辑由公用进位旌旗灯号和函数复用器(MUXC)构成,用于完成快速的算术加减法操作;4输入函数产生器用于完成4输入LUT、分布式RAM或16比特移位存放器(Virtex-5系列芯片的Slice中的两个输入函数为6输入,可以完成6输入LUT或64比特移位存放器);进位逻辑包含两条快速进位链,用于进步CLB模块的处理速度。


图4 典范的4输入Slice构造表示图
  3. 数字时钟管理模块(DCM)
  业内大年夜多半FPGA均供给数字时钟管理(Xilinx的全部FPGA均具有这类特点)。Xilinx推出最早辈的FPGA供给数字时钟管理和相位环路锁定。相位环路锁定可以或许供给精确的时钟综合,且可以或许降低颤抖,并完成过滤功能。
  4. 嵌入式块RAM(BRAM)
  大年夜多半FPGA都具有内嵌的块RAM,这大年夜大年夜拓展了FPGA的应用范围和灵活性。块RAM可被设备为单端口RAM、双端口RAM、内容地址存储器(CAM)和FIFO等经常使用存储构造。RAM、FIFO是比较普及的概念,在此就不冗述。rusdir.com版权一切!CAM存储器在其外部的每个存储单位中都有一个比较逻辑,写入CAM中的数据会和外部的每个数据停止比较,并前往与端口数据雷同的所稀有据的地址,因此在路由的地址交换器中有广泛的应用。除块RAM,还可以将FPGA中的LUT灵活地设备成RAM、ROM和FIFO等构造。在实际应用中,芯片外部块RAM的数量也是选择芯片的一个重要身分。
  单片块RAM的容量为18k比特,即位宽为18比特、深度为1024,可以根据须要改变其位宽和深度,但要满足两个准绳:起首,修改后的容量(位宽 深度)不克不及大年夜于18k比特;其次,位宽最大年夜不克不及逾越36比特。固然,可以将多片块RAM级联起来构成更大年夜的RAM,此时只受限于芯片内块RAM的数量,而不再受下面两条准绳束缚。
  5. 丰富的布线资本
  布线资本连通FPGA外部的一切单位,而连线的长度和工艺决定着旌旗灯号在连线上的驱动才能和传输速度。FPGA芯片外部有着丰富的布线资本,根据工艺、长度、宽度和分布地位的不合而划分为4类不合的种别。第一类是全局布线资本,用于芯片外部全局时钟和全局复位/置位的布线;第二类是长线资本,用以完成芯片Bank间的高速旌旗灯号和第二全局时钟旌旗灯号的布线;第三类是短线资本,用于完成根本逻辑单位之间的逻辑互连和布线;第四类是分布式的布线资本,用于专有时钟、复位等控制旌旗灯号线。
  在实际中设计者不须要直接选择布线资本,构造布线器可主动地根据输入逻辑网表的拓扑构造和束缚条件选择布线资本来连通各个模块单位。从本质上讲,布线资本的应用办法和设计的成果有密切、直接的关系。
  6. 底层内嵌功能单位
  内嵌功能模块重要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP和CPU等软处理核(Soft Core)。如今愈来愈丰富的内嵌功能单位,使得单片FPGA成了体系级的设计对象,使其具有了软硬件结合设计的才能,渐渐向SOC平台过渡。
  DLL和PLL具有类似的功能,可以完成时钟高精度、低颤抖的倍频和分频,和占空比调剂和移相等功能。Xilinx公司临盆的芯片上集成了DLL,Altera公司的芯片集成了PLL,Lattice公司的新型芯片上同时集成了PLL和DLL。PLL 和DLL可以经过过程IP核生成的对象便利地停止管理和设备。DLL的构造如图5所示。


图5 典范的DLL模块表示图
  7. 内嵌公用硬核
  内嵌公用硬核是相对底层嵌入的软核而言的,指FPGA处理才能强大年夜的硬核(Hard Core),等效于ASIC电路。为了进步FPGA性能,芯片临盆商在芯片外部集成了一些公用的硬核。例如:为了进步FPGA的乘法速度,主流的FPGA中都集成了公用乘法器;为了实用通信总线与接口标准,很多高真个FPGA外部都集成了串并收发器(SERDES),可以达到数十Gbps的收发速度。
  Xilinx公司的高端产品不只集成了Power PC系列CPU,还内嵌了DSP Core模块,其照应的体系级设计对象是EDK和Platform Studio,并依此提出了片上体系(System on Chip)的概念。经过过程PowerPC、Miroblaze、Picoblaze等平台,可以或许开辟标准的DSP处理器及其相干应用,达到SOC的开辟目标。

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